Vydání QtRvSim 0.9.4: grafický simulátor RISC-V pro výuku (diskuse)

Mohlo by vas zajimat:

Je to RISC-V ve VHDL ale naprosto "opacne" nez vsechny existujici RISC-V implementace - konkretne tato implementace stoji na predpokladu, ze drtiva vetsina instrukci budou compressed - cimz se oteviraji dvere pro mnohe brutalni optimalizace - ale take priviraji dvere pro nektere cesty ktere mnozi bezmyslenkovite povazuji za "rychle" (protoze na stavajicich implementacich pomerne rychle jsou).

2.11.2022 23:29 Pavel Píša | skóre: 18 | blog: logic
Rozbalit Rozbalit vše Re: Vydání QtRvSim 0.9.4: grafický simulátor RISC-V pro výuku

Díky za odkaz. Jako koprocesor nebo malý procesor se může taková implementace hodit.

V rámci předmětu Pokročilé architektury počítačů (nahrávky na YouTube) si každý ze zapsaných studentů vlastní MIPS nebo RISC-V procesor navrhuje. Většinou je to především pro pochopení a bez ambicí na další pokračování. Takže různých variant procesorů ve Verilogu máme velké množství.

Někteří studenti ale najdou zalíbení jít trochu dále. RVAPO ve VHDL je jeden takový pokus, kdy student převzal styl, ve kterém jsem začal před lety pro výuku ve VHDL navrhovat MIPS. Byl jsem inspirovaný využitím struktur ve VHDL z TUMBL z Delft University of Technology. Výsledkem je návrh, který odpovídá jmény signálů simulátoru, funkční bloky jsou propojené minimem signálů, takže přechod mezi buildem pro single cycle a pipelined verzí vyžaduje v interstage vždy jen jeden registr na jeden tlustý signál.

Výsledek se prvnímu studentovi podařilo rozchodit na Altera/Intel Cyclone FPGA a nyní další zkouší port na Xilinx, kde se lze do paměti RVAPO dívat z ARMu, kde běží Linux. Viz námi navržené výukové kity nad moduly MicroZed.

Rád si s lidmi na zítřejším DevConf nebo někdy příště o různých našich hrátkách popovídám. Přehled mnou budované znalostní báze pro studenty a zájemce na Open Technologies Research Education and Exchange Services.

2.11.2022 23:34 Pavel Píša | skóre: 18 | blog: logic
Rozbalit Rozbalit vše Re: Vydání QtRvSim 0.9.4: grafický simulátor RISC-V pro výuku

Ještě jedna zajímavá implementace od dalšího našeho studenta v Amaranth HDL s kompilačí příkladů přes zig

https://gitlab.com/tywonemi-school-stuff/risc-je-zisk

Python je zde použitý jako meta meta jazyk pro sestavení logického návrhu. Takže vlastně je to o třídu výše než generate ve VHDL...