Portál AbcLinuxu, 1. května 2025 12:50
.
17.1.2013 20:54
vlastikroot | skóre: 24
| blog: vlastikovo
| Milevsko
17.1.2013 21:51
Dreit | skóre: 15
| blog: Dreit a jeho dračí postřehy
| Královehradecký kraj
BASH 
Netvrdím, že vytvořit open-source PLC na úrovni současných komerčních je nereálné, ale není to až tak daleko od pravdy. Jenom náklady na vývoj hardware, firmware pro PLC a vývojové prostředí pro PC budou obrovské. Nedovedu si dost dobře představit z čeho by se to financovalo.
18.1.2013 08:03
vlastikroot | skóre: 24
| blog: vlastikovo
| Milevsko
18.1.2013 19:30
Jendа | skóre: 78
| blog: Jenda
| JO70FB
20.1.2013 19:41
Bystroushaak | skóre: 36
| blog: Bystroushaakův blog
| Praha
Všichni výrobci FPGA nabízejí vždy nějakou trochu omezenou verzi svých vývojových prostředí zdarma. Rozhodně bych si nedovolil říci, že podporují pouze malé obvody. V dnešní době to jsou větší a rychlejší FPGA než byl ještě před pár lety high-end.
Vývojovým prostředím se budu věnovat v příští části.
(nebo by to byl hooodně drahej koníček), navíc bys musel vyvíjet opravdu náročnou aplikaci, abys pak využil aspoň nějakou významnou část toho FPGA.
Co se týče ostatních prostředí, tak mají většinou drsnou konkurenci v podobě prostředích odvýrobců FPGA a jejich vývoj je výrazně omezen NDA informacemi (buď, že je dostanou a pak nemůžou dát databázi open, nebo je nemají 
). Ale četl jsem různé vědecké články, kde se psalo o jiných P&R než od výrobce. Poslední fáze a to překlad P&R databáze do bitstreamu má minimální až nulovou šanci na existenci, protože to je to čím může výrobce ovládat trh (a velmi znepříjemnit číňaňům reverzní inženýrství ). Ale nějaké pokusy snad byly.
Klíčová slova: OpenPR, Debit, ReCoBus, JBits (+reference v článcích toto popisujících).
. Každopádně na pořádný GPU bys stejně potřeboval PCI připojení (dneska už asi PCIe) a to tuším třeba ani ty nejnižší Xilinx obvody řady 7 nemaj.
Jinak o grafiku se už někdo snažil, ale v té době to imho ještě neuzrálo. Dneska by už snad ty FPGA měly být dostatečně levný.
A co třeba 200000 LUT? WebPack podporuje třeba XC7K160T se 162240 LUT a 202800 FF nebo XC7A200T s 215360 LUT a 269200 FF. Nestačí? Stejně už to jsou obvody s kusovou cenou někde kolem $300-$500, takže tam asi nebude problém zaplatit si roční licenci ISE/Vivado za $3000-$5000 podle edice.
Obvody, které WebPack podporuje jsou uvedeny zde.
$5000 ročně za licenci je poměrně přijatelná cena. Roční mzdové náklady na jednoho zaměstnance s dvojnásobkem průměrné mzdy v ČR jsou přibližně 800 000 Kč. My třeba kromě jiného používáme vývojové prostředí Xilinx, Altera, k tomu ModelSim a Altium Designer, to je dohromady asi tak 400 000 Kč ročně za licence. Pořád je to jenom polovina mzdových nákladů na jednoho junior vývojáře.
$5000 ročně za licenci je poměrně přijatelná cena.Zalezi jak pro koho...
Roční mzdové náklady na jednoho zaměstnance s dvojnásobkem průměrné mzdy v ČR jsou přibližně 800 000 Kč. My třeba kromě jiného používáme vývojové prostředí Xilinx, Altera, k tomu ModelSim a Altium Designer, to je dohromady asi tak 400 000 Kč ročně za licence. Pořád je to jenom polovina mzdových nákladů na jednoho junior vývojáře.To chapu ze zamestnanec vyjde na milion rocne. Ale jak rikam, je rozdil jestli to pouziva ve firme, kde si na sebe videla, nebo doma pro zabavu, kde neceka zisk. V druhym pripade je $500 akceptovatelna cena, $5000 ne. Aspon teda pro me...
).
Nechci rozpoutávat žádnou šílenou nikam nevedoucí diskusi, protože to nemám rád a mám na práci důležitější věci, ale tohle mi nedá. Mám open-source rád, používám open-source nástroje všude, kde to má význam, ale tady to opravdu nechápu.
U vývojových nástrojů potřebuji v první řadě podporu a to dokonce dvojí. Jednak potřebuji zákaznickou podporu od dodavatele, za kterou bych platil obdobné částky jako za komerční licence teď, takže finanční úspora by byla nulová. Dále potřebuji slušnou podporu všech vlastností hardware. To není možné zajistit, pokud by GNU nástroje vyvíjel někdo jiný než výrobce společně s vývojem hardware. Již při návrhu křemíku FPGA se myslí na použitelnost a implementovatelnost ve vývojových nástrojích. Tak jako tak, zveřejněním zdrojových kódů implementačních nástrojů nebo detailních specifikací nutných pro vývoj takových nástrojů vyhodím milióny člověkohodin práce z okna. Prostě je daruji konkurenci. Tady se nejedná o softwarové patenty jak má vypadat nějaký debilní dialog nebo jak mohou být zakulacené rohy nesmyslného zařízení. Tady se jedná o miliardy investované do skutečného výzkumu a vývoje včetně základního.
Na druhou stranu u front-endu nikdo nikomu ve vývoji nebrání. Proč tedy už neexistuje množství dokonalých open-source nástrojů? Vždyť veškeré potřebné specifikace jsou volně dostupné. Znám jediného člověka, který v tomhle směru skutečně něco dokázal a to je Jan Decaluwe se svým MyHDL. Podobné je to se simulátory. V podstatě jediný použitelný open-source HDL simulátor je Icarus Verilog, který ale nepodporuje SystemVerilog. VHDL simulátory FreeHDL a GHDL jsou prakticky nepoužitelné. A to nemluvím třeba o smíšené simulaci.
.
Jednak potřebuji zákaznickou podporu od dodavatele, za kterou bych platil obdobné částky jako za komerční licence teď, takže finanční úspora by byla nulová.No sice nevím jaké problémy potřebuješ vyřešit, ale co jsem se koukal na fórum Xilinxu tak tam byl kotel dotazů, který je způsoben blobovitostí a uzavřeností jejich vývojových toolů (u opensource by ty chyby hledaly tisíce očí).
Dále potřebuji slušnou podporu všech vlastností hardware.Jo to byly ty druhý dotazy na fóru, které se často zaobírali sillicon errata (což GPL nevyřeší). To všech vlastností ale není pravda, protože já bych třeba chtěl udělat place and router FPGA běžícího přímo na tom FPGA. Pochybuju ale o tom, že by jejich placená podpora byla schopna ořezat par a map tak, aby se to vůbec vešlo do RAM na vývojové desce
.
Tak jako tak, zveřejněním zdrojových kódů implementačních nástrojů nebo detailních specifikací nutných pro vývoj takových nástrojů vyhodím milióny člověkohodin práce z okna.No přesto to Xilinx umožňuje. Syntézu není problém implementovat plně opensource a Xilinx toolům cpát standardizované netlisty. Vlastní MAP a PAR jde udělat v zásadě taky. Problém je, že u PARu IMHO blokuje Xilinx svým skoromonopolním (duopol?) postavením konkurenci použitím malé uzavřené databáze, přičemž konkurentní prostředí může používat pouze obrovité texťáky v dialektu lispu
. Kdyby bylo třeba sto výrobců FPGA s velmi podobnými vlastnostmi, tak prostě člověk přejde jinam. Zde to ale nejde. Xilinx tedy IMHO brzdí základní výzkum ostatních tím, že jim znemožňuje/znepříjemňuje jejich výzkum uzavřeností dokumentace (ledaže by byl ochoten dát NDA vlastně všem zájemcům - všichni by věděli všechno, ale nesměli by se o tom spoli bavit? ).
Navíc bych řekl, že porovnání potenciálních člověkohodin ostatních výzkumníků (masa) vůči výzkumníkům (špičkovým) Xilinxu je ve finále ve prospěch té otevřenosti mase.
Prostě je daruji konkurenci.V případě GPL tomu tak není, pokud by se bralo to "darovat", tak pokud provede konkurence úpravu a distribuuje, tak musí "darovat" zpět, jinak je žalovatelná. Osobně bych samozřejmě nechtěl něco jako masky křemíku (na co taky, RepRap to stejně ještě neumí stisknout
), ale úplně by mě stačil logický popis všech registrů a jakou mají funkci. Když si kupuju PIC, ATMEGu, tak taky budu čekat, že budu schopen napsat program (ve strojovém kódu třeba), co bliká ledkou na výstupu. Datasheet je dnes už samozřejmost a Microchip stále prosperuje (OT: dokonce jsem si přes kámoše koupil jedno z nejnadupanějších PIC v DIL pouzdře a ještě jsem ho nepoužil ). Zajímavý, že u FPGA to nefunguje (a je to prakticky taky programovatelný prvek).
Co se týče miliard investovaných do výzkumu ne-hardwarové části, tak se mě zdá, že výsledek neodpovídá ceně (nepodporované jazyky, pomalá implementace, nemožnost sledovat proměnné v simulátoru!).
Na druhou stranu u front-endu nikdo nikomu ve vývoji nebrání. Proč tedy už neexistuje množství dokonalých open-source nástrojů?Protože na jeho použití si potřebuje uživatel koupit full nebo použít osekanou verzi firemního backendu. [joke] No vlastně se ani nedivím, že se do toho nikomu nechce. VHDL a Verilog jsou šílené jazyky
. [/joke]
Jinak ten problém není ani tak o těch frond-endech, jako o bitgenu. Já klidně budu navrhovat hardware bit po bitu v Poznámkovém bloku (na GALu jsem to i dělal ), jenom bych nejdřív musel vědět, kterej bit to je.
Tiskni
Sdílej:
ISSN 1214-1267, (c) 1999-2007 Stickfish s.r.o.