Administrace komentářů

Nedalo mi to a trochu jsem se začetl. Vzpomněl jsem si totiž, že signály CAS/RAS/WE jsem viděl už dávno na RAMkách o velikosti jednotek kB.

Ultra-klasická asynchronní DRAMka 4164 má vstup a výstup (D a Q) o šířce jeden bit Tzn. pro osmibitový CPU jich bylo potřeba 8 švábů paralelně (sběrnice o šířce 1 Byte).
Oslnivých 64 kilobitů DRAMky 4164 je organizováno v matici 256 řádků (rows) x 256 sloupců (columns). Při dávkových přenosech ("page mode", nepatrně zavádějící název) se čtou postupně bity v řádku. Jako když čtete text v latince. Těžko říct, zda na konci řádku dojde k "wrap-aroundu" a odskoku na nový řádek. Uvnitř jsou dva adresní dekodéry: jeden řádkový a druhý sloupcový. Vnější rozhraní má 8 adresních bitů (A0..A7), takže se adresa přenáší nadvakrát: nejdřív se nakrmí 8bitová adresa do řádkového adresního dekodéru, její "strobe" signál se jmenuje ~RAS. Následně se nakrmí 8bitovou adresou taky sloupcový dekodér, při sestupné hraně signálů ~CAS. První (kratší) povinná pauza zvaná t(RCD) je mezi sestupem ~RAS a ~CAS, tzn. mezi oběma adresními slovy. Druhá (delší) povinná pauza se jmenuje t(CAS) - ta běží od sestupné hrany CAS do okamžiku, kdy se kaskáda hradel adresních dekodérů ustálila. Jde hlavně o sloupcový dekodér, protože řádkový má náskok. Ejhle naše moderní CL. Sloupec zde evidentně znamená granularitu 1 bitu (a je to tak i v moderních DDR DRAMkách) čili CAS Latency = ustálení sloupcového adresního dekodéru = ustálení "ukazatele na konkrétní detailní adresu", na úrovni tohoto čipu 1 bit, na úrovni celé paměti u 8bit CPU 1 byte.
V datasheetu je vnitřní blokové schéma čipu, časovací diagram a asi o stránku výš tabulka s hodnotami těchto časů.
Je k dispozici také časovací diagram pro "page mode", tzn dávkový přenos. Ten se děje tak, že držíte ~RAS aktivní (log.0) a jednotlivé bity (hostitelské adresy) taktujete kladnými pulzy signálu ~CAS, čímž dochází k automatické inkrementaci sloupcového dekodéru. Nenašel jsem v datasheetu zmínku, zda se automaticky inkrementuje také řádkový dekodér...

Rovněž klasická asynchronní DRAMka 41256 má vstup a výstup (D a Q) stále o šířce jeden bit Tzn. pro osmibitový CPU jich bylo potřeba 8 švábů paralelně (sběrnice o šířce 1 Byte). Má už ale kapacitu 256 kb, tzn. čtyřnásobnou oproti 4164. Ten čtyřnásobek je implementován zvětšením matice na 512 x 512 bitů. Což se projevilo rozšíření adresní sběrnice z 8 na 9 bitů (A0..A8) - tzn. během dvou adresních cyklů přibyly dohromady dva adresní bity, odtud čtyřnásobná naadresovatelná kapacita.

Máte pravdu, že moderní DRAMky obsahují uvnitř několik dílčích "matic" - říká se jim patrně Banky. V odkazovaných (dnes už starších) DDR RAMkách firmy Micron má Bank rozměry matice 8192 řádků X přiměřený počet sloupců (zde 512 nebo 1024 nebo 2048), a tento model DRAM švábu obsahuje takové banky 4. Kromě toho může mít šváb šířku datové sběrnice 4 nebo 8 nebo 16 bitů podle modelu. Na 64b široký DIMM je pak potřeba 16, 8 nebo 4 švábi. Unbuffered šváb má na vstupu 13 adresních bitů (A0..A12), dva bity pro výběr jednoho ze čtyř interních Banků (BA0/1), 4/8/16 bitů DQ (datové signály jsou obousměrné) a stále zde samostatně existují i klasické signály CAS, RAS a WE. Čili i zde platí, že signál CAS na sestupné hraně latchuje adresu jednotlivého adresního místa v RAMce a pak se čeká na jeho vzestupnou hranu, při které už RAMka má mít vystavená data na výstup. Na vnějším rozhraní švába je vidět také signál CS = chip select, který v DIMM modulu odpovídá jednomu "ranku" (který je patrně někdy nazýván také "side" nebo "row", asi kvůli zmatení nepřítele). DIMM může mít "ranků" několik. Zdá se, že "bank select" signály BA0/1 nejsou zaměnitelné s adresními signály A0..An - protože adresa se přes A0..An předává ve dvou cyklech, zatímco BA musí ukazovat na tentýž bank v průběhu celé transakce. Z toho plyne, že pro správnou funkci musí hostitelský řadič RAM vědět, kolik banků používají švábi na daném DIMMu. Ostatně by měl znát také rozměry matice Banku (kolik řádků a sloupců), aby správně půlil adresu na signálech A0..An.

Pokud se podívám na pinout DIMMů, tak DDR3 unbuffered DIMM má 16 bitů adresy (A0..A15), 3 bity pro "bank select" (BA0..BA2 = až 8 banků v rámci čipu) a ještě navíc 4 chip-selecty (tzn. quad-rank max). To by mělo stačit na mnohem větší DIMMy, než jsou běžně dostupné 8GB moduly
U DDR4 je pár změn: adresní signály A0..A17, Banky ač čtyři (BA0/1) ovšem přibylo další patro zvané Bank Groups (BG0/1). Čili už ne 8 Banků max jako u DDR3, ale až 16 Banků. A zdá se, že přibyl údaj Page Size (v bajtech) - pokud správně chápu, "page" odpovídá jednomu DRAM řádku. V uvedeném PDF se mluví o geometriích cca 64k řádků X kolem 1k sloupců (bitů na řádek). A signály CAS/RAS/WE mají odejít do důchodu (nahradí je jinak kódovaný "command"). Trochu se v tom začínám ztrácet