Dotaz: EPYC Rome - nejasnosti

[PetebLazar]

Pochopil jste někdo z prezentovaných(dostupných) informací jak budou konstruovány EPYC Rome CPU s menšími počty(velikostí) core(cache)?

U plného osazení 64c/256MB L3 (8 chipletů obsahujících 16 CCX každý po 4 core a 16MB L3) je asi vše jasné, ale jak to bude např. u EPYC Rome s 16c/128MB L3? Pokud budeme uvažovat použití vždy celé L3 u CCX mohlo by to u něj například znamenat celkem 8 CCX vždy s dvěma aktivními jádry tj. s 8x 16MB L3). Některé seznamy SKU zmiňují model s 16c/64MBL3 (4 CCX po 4 core?) neznámo v kolika aktivních chipletech?

Odpovědi

[Blaazen]

Oni to mají hodně flexibilní, aby se co nejlíp využil každý (i částečně vadný) kus křemíku, takže tam může být chiplet s neaktivními jádry, ale s plně funkční cache. Seznam EPYCů zde.

[PetebLazar]

Měl jsem za to, že L3 cache jež je součástí CCX slouží pouze jádrům příslušného CCX?

Chtěl bych se dobrat toho, jaké úlohy mohou profitovat z modelu s větší L3 cache/core (méně aktivních jader v CCX) a naopak (více aktivních jader CCX, ale sdílející souhrně menší L3).

Otázka bottlenecku IF průchodnosti (octa-channel) u SKU s menším počtem chipletů(CCX) a jejich souhrnné průchodnosti RAM/IO asi není na stole. Jaká je vlastně průchodnost IF propojení(chiplet=IOdie, 32B x 3200MHz=100GB/s?).

[PetebLazar]

Co je také velkou neznámou je udržitelnost boost taktů pro konkrétní počet vytížených vláken (určitý charakter zátěže). U variant s větší L3 cache (méně aktivních core v CCX?) to může (také nemusí) znamenat vyšší uržitelné takty (na více core současně). To by asi ukázaly jedině praktické testy, ve specifikacích se něco takového asi nikde nedočteme.

S příchodem EPYC 7002 (Rome) se dá pozorovat výrazné zlevnění v rámci doprodejů EPYC 7001 (Naples), EPYC 1gen 7551 s 32 core se nyní pohybuje okolo 30kKč.