Dotaz: fpga zaciatky

[fpga fun]

Dobry den,

uvazujem o Terasic DE10-Standard hlavne na ucenie sa FPGA a chcem prave tento kit hlavne koli bohatej IO vybave. Mam v plane sa ucit jednoduche blikanie LED, nejaky skrolovany text a dalsie blbiny. Raz ked mi to bude fungovat na tomto kite, co potom? Mal by som navrhnut plosny spoj? Kupit cisty Cyclone V, napajkovat suciastky? Nikde som sa nedocital aky je zivotny cyklus od navrhu az po finalny produkt v realnom nasadeni. Prosim o priblizenie a vase skusenosti s FPGA. Poripade nasmerovanie na informacie ako dostat aplikaciu z dev kitu do realneho pouzitia. Hlavne ma nekamenujte za otazky zaciatocnika. Dakujem.

Odpovědi

[Jendа]

Já se nestydím ani udělat na devkit "shield" a dá to do produkce - samozřejmě pokud to vyhovuje, což u FPGA s rychlou logikou možná nebude (záleží jestli to má příslušné konektory a co k tomu připojuješ). Jinak my jsme desku nakreslili, nechali vyrobit v JLC, osadit v osazuji.cz (protože to FPGA bylo BGA a to dělat nechci) a teď to týpek programuje. Taky záleží kolik toho děláš, já když vyrobím 20 takových desek za rok tak budu happy - takže se vyplatí připlatit si za hotový devkit (pokud vyhovuje) než řešit vlastní produkci.

[trekker.dk]

Jinak my jsme desku nakreslili, nechali vyrobit v JLC

Jen tak ze zvědavosti (a mimo téma), pokud se můžu zeptat - věci vyrobené v JLC dáváte (dali byste) i do produkce, nebo jejich kvalitu považujete za dobrou jenom pro testování/vývoj, ale ne na dlouhodobé produkční nasazení?

[dustin]

Zajímavé, máš nějaké konkrétní negativní zkušenosti s JLC? Mně jejich kvalita přijde velice slušná, ale zatím jsem u nich dělal jen tak 10 různých designů (2- a 4-vrstvy). I stencil s roztečí 0.4mm dopadl výborně.

[Jendа]

Plánuju je dávat i do produkce (a co provozujeme - aktuálně teda většinu spíš pro sebe - tak už je taky často z JLC). Nenechávám si od nich osazovat elektrolytické kondenzátory, tam se bojím závadnosti. No a někdy není jiné možnost, třeba atmegy měli naposledy jenom oni…

[trekker.dk]

Jo, dík. Mně u nich trochu odrazovalo to, že nejsou schopni pobrat přímo kicad_pcb, což jinak zvládne i one-man-show u plosnaky.cz. A jestli nemají generátor náhledů jen pro přihlášené uživatele, tak se mi asi nepovedl export podle jejich návodu.

Ty atmegy, to je síla - co jsem koukal, mnohonohé TQFP varianty prakticky neexistují, nejdřív v září. Možná vrhli dostupné výrobní kapacity na AVR64/AVR128? Nutno teda říct, že ten čip vypadá pěkně, akorát podpora v Linuxu je nic moc...

[dustin]

Export z kicadu 5 i 6 (5.99) dle návodu JLC mi zatím vždy fungoval bez problémů, včetně pájecí šablony.

[Jendа]

Příloha:

• cpl-broken.png (298021 bytů)

Mně ne a minulý týden jsem tím strávil doslova den.

• První problém byl, že když máte nějaké součástky umístěné mimo outline desky (byť jsou to součástky, co nebudou osazovat), tak se to zobrazí - tipuji - naškálovaně, a součástky jsou tak samozřejmě úplně mimo (a to ještě ne o konstantní offset, ale mění se to různě na desce). Na to ještě šlo přijít relativně rychle, napsal jsem jim pak na support že by to měli napsat alespoň do dokumentace, ať si lidi dají pozor, ale odpověděla mi jejich obdoba kapicabota. (projevuje se v 5 i 6, téměř jistě to je chyba v jejich zpracování a ne v kicadu)
• Druhý problém se vyřešit nepodařilo, u desky někdy selhávalo načítání gerberu. Bylo to deterministické, ale na základě nějaké věci nesouvisející s deskou - zkoušel jsem různé části mazat, a bisekcí tak zjistit, která součástka/feature tomu vadí, ale nevedlo to k výsledku. Nakonec jsem umístění součástek odladil na částečně smazané funkční desce a do výroby jsem pak zadal plnou desku, bez náhledu. Prošlo to, teď je to zaseklé na cestě (DHL nemůže manipulovat se zásilkou ani se pokusit o její doručení, kvůli lokálním problémům nebo restrikcím uloženým regulačními orgány.), tak uvidíme co přijde…

[MarV]

"Raz ked mi to bude fungovat na tomto kite, co potom?" Vypadá to, že otázka míří příliš do budoucnosti. Co potom záleží na konkrétní úloze, která může vyžadovat zcela jiný HW. Nechceš tam dávat zbytečně velké FPGA, nevyužité moduly, příliš vysoký clock atd.

Na vybrané desce je pro první kroky určitě všeho víc než dost. Pokud do toho jdeš z nuly, tak tě určitě začne trápit spousta jiných věcí, než na jaké desce to leží a co je okolo. Je dobré si uvědomit, že v oblasti FPGA (případně zde přítomného SoC) je spousta věcí svázaná s vývojovými nástroji od výrobce. Což znamená, že se s tím specificky pracuje a neexistují alternativy jako u CPU, kde si můžeš vybrat z X překladačů a Y vývojových prostředí. Ano někde uvnitř je Verilog/VHDL kód, ale ta "omáčka" okolo, aby to celé začalo šlapat ...

Takže doporučuji vyzkoušet tutoriály. Dobré kritérium pro výběr by mohlo být též kolik a jak kvalitních jich je. Podívat se, jak je to s licencováním vývojových nástrojů (bohužel o současném stavu Altera/Intel nemám přehled). Pokud mají volnou verzi, tak si ji stáhnout, otevřít si vzorový projekt a zkusit vygenerovat bitstream. Oproti překladačům pro CPU může být ošklivým překvapením, že kompletní proces u FPGA trvá v řádu minut až mnoha hodin (podle velikosti FPGA, zaplnění a požadavkům na časování). Navíc tento čas většinou zaplatíš při jakkoliv malé změně a celý proces většinou velmi blbě využívá více jádrové procesory, takže se to moc urychlit nedá.

Až se pustíš do implementace něčeho vlastního a zasekneš se, tak přijde čas na dotazy. Pravděpodobně mnohem základnější. Představa, že čistým FPGA budeš kreslit a skrolovat text na grafickém displeji ti v tu chvíli nejspíš přijde velmi vzdálená.

[BFU]

Na takove zaklady je mozna lepsi si koupit mensi FPGA, treba Cyclone IV nebo snad i nejake Lattice ICE40 (to ma i rozumny open toolchain).

S C-IV/C-V budes bojovat s Quartusem, ktery je podle me to nejlepsi z proprietarnich toolu (vsechny jsou hruza, ale oproti Vivadu a Liberu je Quartus spicka), navic Quartus je i pres svoji nakynutost docela rozumne pochopitelny, gor kdyz se venujes zakladum (tj pin planner, assignment editor, HDL editor, JTAG programmer, mozna signaltap). Synteza i malych designu trva, cim vetsi FPGA, tim dyl, i kdyz je skoro prazdne. Navic bez webtalku nebo licence quartus nejak omezuje parallelismus, coz je k prdu.

S C-V 5C...6 dostanes obri FPGA (vleze se do toho treba ao486 vc. vsech periferii), tj. vsechno se kompiluje dlouho, tj. pruda. Pokud zacnes zkoumat ten ARM-FPGA interface, tak se asi navic zaboris do QSysu nebo jak se to dneska jmenuje, to generuje interne ruzne HDL bloby co se pak kompilujou. Neni to spatne, ale pridava to dalsi level komplexity.

S ICE40 se tomu vyhnes, mas ruzne examply kde staci dat 'make' a ono to vyplivne bitstream co do te desky vetsinou jde nasypat skrz nejaky jiny make target. Na druhou stranu to asi porad neumi analyzovat casovani (mozna?), takze se ti muze stat, ze velmi rychle paralelni signaly muzou mit problemy. (na to ma quartus timequest, ktery analyzuje cely design a aplikuje timing constrainty).

Co je treba tak hezky mezi je trenz max1000, male non-volatile FPGA, ma to par LEDek, da se to hezky rozsirit, kompilovat bitstream quartusem trva minuty.

Nakonec, ono zalezi na tom, co se vlastne chces naucit. Na blikani LEDkama ti staci male FPGA. Ubalit si k tomu display jde snadno, nebo se snad da i koupit. Na high speed signaly (jako PCIe, USB2 a vys...) stejne potrebujes custom desku nebo nejaky HS expansion.

[fpga fun]

moc dakujem za skvele informacie a prispevky.