Výzkumníci ukazují, jak mohou otevřené tunely a IPv6 Extension Headers synchronizovat pakety do krátkých provozních špiček. V kontrolovaném experimentu naměřili přes 180násobnou koncentraci paketového toku vůči průměrné rychlosti odesílání — nikoli 180násobné zvětšení objemu dat. Článek obsahuje metodiku, limity měření i mitigace pro GRE, IPIP a další tunely.
Po velkém úspěchu prvního MobileLinux Hackdaye se vracíme do Českých Budějovic s druhým ročníkem. V pátek 30. října 2026 od 10:00 se v prostorách Jihočeské univerzity uskuteční Embedded & MobileLinux Hackday #2. Těšit se můžete na témata jako Immutable Linux na telefonech (BengalOS), U-Boot a upstream vývoj, AI optimalizace pro embedded systémy nebo otevřený hardware. Nebude chybět praktické hackování, sdílení zkušeností a možnost … více »
Dne 21. října 2026 vydal projekt Node.js bezpečnostní aktualizace opravující deset zranitelností, včetně jedné umožňující potenciální vzdálené spuštění kódu (RCE). Nejzajímavější je CVE-2026-111497, chyba dekodéru Brotli, kterou objevili výzkumníci využívající OpenAI Codex Security. Chyba je v nativním dekodéru Brotli, nikoli v samotném JavaScriptu. Speciálně vytvořený komprimovaný vstup způsobí, že dekodér zamění
… více »Francouzský výrobce kabelů Nexans upozornil na napjaté dodávky elektrických kabelů. Výstavba nové výrobní linky pro některé typy kabelů může trvat přibližně tři roky. Datacentra potřebují rozsáhlé nízkonapěťové a středněnapěťové rozvody. Poptávka roste současně s modernizací elektrických sítí. Někteří odběratelé proto uzavírají výrazně delší dodavatelské smlouvy [Reuters].
Představena byla (𝕏) virtuální platforma FLYBENCH FPV, která nováčky provede zapojením a konstrukcí dronů.
Google Chrome 156 byl prohlášen za stabilní. Přehled novinek v poznámkách k vydání. Opraveno bylo 353 bezpečnostních chyb. Vylepšeny byly také nástroje pro vývojáře.
Indická společnost eMudhra po bezpečnostním incidentu, tj. kompromitaci soukromých klíčů osmi mezilehlých certifikátů své certifikační autority, opouští globální byznys s SSL/TLS certifikáty.
Dle Phoronixu zveřejnila společnost Trend Micro prostřednictvím programu Zero Day Initiative (ZDI) několik hlášení bezpečnostních zranitelností přímo na veřejném mailing listu LKML, přestože některé chyby dosud nemají opravu začleněnou do hlavní větve jádra. Mezi hlášenými problémy jsou dvě zranitelnosti s hodnocením CVSS 9.0, týkající se SMB Direct a KSMBD, které mohou umožnit vzdálené spuštění kódu. Další hlášení se týkají … více »
Správce hesel KeePassXC byl vydán ve verzi 2.8.0. Přechází na Qt 6, podporuje vkládání hesel s Waylandem, rychlé odemykání pomocí Polkitu nebo možnost nastavení klávesových zkratek (seznam změn).
Databáze DuckDB (Wikipedie) byla vydána ve verzi 2.0.0 LTS. S kódovým názvem Cinnamon Teal (čírka skořicová). S vyladěným protokolem Quack.
Na Kickstarteru byla spuštěna kampaň na desku UP² (UP Squared). Deska UP² je postavena na nových 64bitových x86 procesorech Intel Apollo Lake (v nejvyšší konfiguraci 4x 2.5 GHz při TDP 6W) s Intel HD 500/505 grafikou, až 8 GB LPDDR4 RAM, až 128 GB eMMC 5.0, Altera MAX 10 FPGA, 2x Gbit LAN, 2x HDMI (4K), 4x USB 3, 2x USB 2, 1x SATA3, 1x eDP, 1x mini PCI-e, 1x M.2 2230, 1x MIPI-CSI 4-lane, 1x MIPI-CSI 2-lane, 40-pin GPIO konektor kompatibilní s Raspberry Pi. Cena nejnižší konfigurace je 89 € a vybralo se již 95 000 € (cílová částka je 10 000 €).
Tiskni
Sdílej:
.
Moc bych se nedivil, kdyby Atomy měly podobně omezený adresní prostor.
V notebooku mám Atom, který je sice 64-bitový, ale přesto neumí víc než 2 GB paměti, a to ještě tak, že když tam dám 3 GB, tak vůbec nezačne bootovat, ne že by viděl jen 2 GB.
Intel Core procesory se to nemůže rovnat.Nerad rusim tve slintani, ale s Core se nemuze rovnat ani tohle tady. Gandalf zatim neni na vyplatni pasce Intelu, az bude pak mozna intel uvede 6 wattovy procak se stejnym vykonem jako 100 wattovy na stejnem vyrobnim procesu.
1. IN THE FUTURE, user will be able to upload custom fw inside the FPGA; IN THE FUTURE, we will open a special section on UP-community but today there is no plan on when this will be done. We cannot do it immediately as in case of wrong design, the board could be damaged so we have first to find a "safe-design-flow" 2. CPU is connected to FPGA by following ports: UART, 4x I2C, I2S, SPI (up to 3 SPI ports for specific models), 2xPWM, 2xOSCILLATOR, 10x GPIO, SDIO3.0, LPC, CPU-wakeup 3. FPGA pin are directly exposed on legacy HAT_connector (40pts header) and -new- EXHAT_connector which is HIROSE hi-speed mode. On EXHAT_conn the FPGA provides LVDS hi-speed bus 8 diff-pair +PLL_IN diff-pair +PLL_OUT diff-pair (all this can be used as GPIO if there is need of LVDS bus) while CPU provides USB3 port, UART port, 2x I2C 4.the EMIF is not supported on MAX10 U169, it is supported starting from MAX10 16K F256 / U324 packages (much more expensive); we could support this for Custom industrial projects only (10k pieces MOQ; contact info@up-board.org); FPGA has small internal memory of 108kb for 2K LE version. The only way I see to "simulate" a memory access for FPGA is thru a SDIO3.0 port (800Mbps bandwidth) whereas FPGA application generates and IRQ request asking the CPU to read/write (map) some LPDDR4 MEM-pages onto FPGA internal MEM ... latency would be low, but SDIO3.0 BW would be enought ... writing this application would require access to SDIO3.0 slave and a lot of work. 5. The board will be shipped with a defaul FPGA-fw enabling the legacy HAT-conn functions and EXHAT functions as GPIOs-only; IN THE FUTURE we will provide new functionalities but there is no plan yet on when this will be done. 6. FPGA fw update will be done safetly under OS; no need to use cables, it is same procedure of a standard BIOS update. 7. we will provide UP2 with MAX10 of 4K LE, 8K LE and 16K LE at higher cost; today there is no plan on when this will be done 8. in general WE ARE IN FAVOUR of cooperating with MAKERS to develop FPGA custom design; but we have to do this SAFETLY as RTL design is a complex task which could damage the board.Takové to "IN THE FUTURE" a "SAFELY" mě trochu rozesmutňuje :-/
Na nějaké louskání šifer, atp. to samozřejmě není. Přesto si ale myslím, že na základní hraní / učení se s FPGA a možná i nějaké ty jednodušší aplikace to posloužit může pěkně.
SAFELYTak oni to tam maj určitě proto, aby nemuseli reklamovat desku s čipem, kde někdo zapnul pull up/down odpory zároveň a odpálil to FPGA (nebo teda spíš PLD - podle datasheetu). P.S. Jo ještě to je non-volatilní PLD, takže má omezenej počet zápisů.
CPU is connected to FPGA by following ports: UART, 4x I2C, I2S, SPI (up to 3 SPI ports for specific models), 2xPWM, 2xOSCILLATOR, 10x GPIO, SDIO3.0, LPC, CPU-wakeupROFL. Tak jistě, pro připojení FPGA k CPU potřebuji 4xI2C. Spousta nesmyslů, ale že by to připojili pomocí jednoho lanu PCIe, to ne. Přitom by se na ty ostatní rozhraní mohli úplně vykašlat / nebo je vyvést na zvláštní header...
láká také ta přítomnost Altera MAX 10 FPGATaky premyslim ze si koupim FPGA na hranicko, tak se divam na tu Alteru..
Built on TSMC's 55 nm embedded flash process technology
we will provide UP2 with MAX10 of 4K LE, 8K LE and 16K LE at higher cost.. takze kombinace noveho Intel CPU s prastarym snekovym FPGA, nejspis vyprodej starych skladovych zasob... ale muzu si prikoupit az do 16K LE za dalsi prachy ? LOL to asi nee. Jako NAS nebo HTPC mozna dobra hracka, na hrani s FPGA o nicem. Zynq 7020 (28nm s 85K LE) lze koupit za ~130 eur, nic lepsiho jsem zatim nenasel a tohle tomu nesaha ani po kotniky.
.. takze kombinace noveho Intel CPU s prastarym snekovym FPGA, nejspis vyprodej starych skladovych zasob... ale muzu si prikoupit az do 16K LE za dalsi prachy ? LOL to asi nee.MAX 10 je zcela nová řada, žádné skladové zásoby. A je určena spíš jako náhrada starých CPLD řady MAX V. Tj. pro aplikace, kde 2-10K LEs stačí, výhodou je konfigurace ve flash a instant-on. Všechno je to o ceně, a kity se Zynq nebo Altera Cyclone V SoC jsou silně dotovány, za tu cenu co prodávají celý kit nekoupíte ani ten samotný FPGA čip (ani v poměrně velkém množství). Nepochopil jste, proč na téhle desce ten MAX 10 je.
Nepochopil jste, proč na téhle desce ten MAX 10 jePochopil sem, ze na hrani si s FPGA to tam neni. Jestli je to tam kvuli tomu co pisete v komentari vys - ... flexibilního pinmuxu a level shifteru, a případně pro nějakou jednoduchou glue logic typu speciálního čítače, kvadraturních dekodérů, nebo PWM... - ano asi mate pravdu, tyhle veci to nejspis zvladne. Takze je to fakticky flexibilnejsi nahrada par soucastek, jestli to spravne chapu? Nicmene dik za ten link na Cyclone V SoC, na to se podivam.
ale muzu si prikoupit az do 16K LE za dalsi prachy ? LOL to asi nee.Podle obrázku je tam ta altera připájená (stejně jako RAM), takže pokud si to koupíš teďka, tak si pro 16K budeš muset koupit znova desku
.
ze by konecne poradny, plnotucny flak masaPro me pozde, uz sem nakoupil a docela spokojenej. Sice to zere trochu vic nez ARMy (kolem 10W s diskem, IIRC), ale zas frci to uplne jinak - zalohy pres SSH (aes) na disk LUKS (aes) to dava v pohode 60M/s pricemz vytizeni sotva dve jadra ze ctyr :) pravdepodobne by to dalo i vic kdyby source disk dal vic.