Vydání QtRvSim 0.9.4: grafický simulátor RISC-V pro výuku

Projekt a výukové materiály budou prezentované 3. listopadu na DevConf CZ MINI. Nově vydaná verze rozšiřuje experimentálně podporu i o 64-bit RISC-V ISA a úspěšně prochází RV32IM a RV64IM oficiálními testy, které jsou nyní přidané k již existujícím unit a integračním testům do GitHub automatizace. Stránky projektu najdete na GitHubu. Materiály k výuce architektur počítačů na ČVUT najdete na comparch.edu.cvut.cz včetně online verze (zatím starší 0.9.3) simulátoru spustitelné v prohlížeči.

K dispozici je zde i odkaz na článek a prezentaci z Embedded World Conference 2022. Rozhovor o účasti autorů na výstavě a konferenci Embedded World 2022 byl publikovaný na stránkách studijního programu Otevřená Informatika na ČVUT FEL.

Novou verzi simulátoru a jeho využití ve výuce bude prezentovat Jakub Dupák na DevConf CZ MINI ve čtvrtek 3. listopadu od 17:30 v posluchárně D1 brněnské Masarykovy univerzity. Přednášky by měly být dostupné online i zpětně na streamu.

1.11.2022 13:22 | Pavel Píša | Nová verze

Komentáře

[kolega]

Mate to moc pekny!

[Max]

+1
Zdar Max

[UTC +13]

Mohlo by vas zajimat:

https://github.com/gsmecher/minimax

Je to RISC-V ve VHDL ale naprosto "opacne" nez vsechny existujici RISC-V implementace - konkretne tato implementace stoji na predpokladu, ze drtiva vetsina instrukci budou compressed - cimz se oteviraji dvere pro mnohe brutalni optimalizace - ale take priviraji dvere pro nektere cesty ktere mnozi bezmyslenkovite povazuji za "rychle" (protoze na stavajicich implementacich pomerne rychle jsou).

[Pavel Píša]

Díky za odkaz. Jako koprocesor nebo malý procesor se může taková implementace hodit.

V rámci předmětu Pokročilé architektury počítačů (nahrávky na YouTube) si každý ze zapsaných studentů vlastní MIPS nebo RISC-V procesor navrhuje. Většinou je to především pro pochopení a bez ambicí na další pokračování. Takže různých variant procesorů ve Verilogu máme velké množství.

Někteří studenti ale najdou zalíbení jít trochu dále. RVAPO ve VHDL je jeden takový pokus, kdy student převzal styl, ve kterém jsem začal před lety pro výuku ve VHDL navrhovat MIPS. Byl jsem inspirovaný využitím struktur ve VHDL z TUMBL z Delft University of Technology. Výsledkem je návrh, který odpovídá jmény signálů simulátoru, funkční bloky jsou propojené minimem signálů, takže přechod mezi buildem pro single cycle a pipelined verzí vyžaduje v interstage vždy jen jeden registr na jeden tlustý signál.

Výsledek se prvnímu studentovi podařilo rozchodit na Altera/Intel Cyclone FPGA a nyní další zkouší port na Xilinx, kde se lze do paměti RVAPO dívat z ARMu, kde běží Linux. Viz námi navržené výukové kity nad moduly MicroZed.

Rád si s lidmi na zítřejším DevConf nebo někdy příště o různých našich hrátkách popovídám. Přehled mnou budované znalostní báze pro studenty a zájemce na Open Technologies Research Education and Exchange Services.

[Pavel Píša]

Ještě jedna zajímavá implementace od dalšího našeho studenta v Amaranth HDL s kompilačí příkladů přes zig

https://gitlab.com/tywonemi-school-stuff/risc-je-zisk

Python je zde použitý jako meta meta jazyk pro sestavení logického návrhu. Takže vlastně je to o třídu výše než generate ve VHDL...

[Pavel Píša]

Zatím nesestříhaný záznam přednášky na DevConf v rámci zachyceného streamu z posluchárny D1.

https://youtu.be/AgVfF-8E36c?t=6901