Jak se píše procesor - 5 (Příklad) (diskuse)

[Yin]

Pekný serál... síce som ho nečítal, ale to len s pragmatických dôvodov. V každom prípade ma táto problematika začala okrajovo zaujímať. Článkov s podobnou tématikou by som na Abcéčku uvítal viac... len tak ďalej!

[zde]

Seriál nesleduji od začátku, takže jsem možná odpověď na můj dotaz přehlédl, přesto se zeptám: Proč používáte VHDL místo Verilogu?

Verilog je jednoznačně jednodušší, stručnější, existuje na něj open source simulátor (icarus verilog), a především velké množství už hotových komponentů (opencores.org). Dva roky jsem dělal HW design, a používali jsme Synopsis HDL, takže myslím že Verilog je více používaný i v komerční sféře. Zřejmě budete mít pro VHDL nějaké důvody, rád bych je slyšel.

Zajímavé srovnání v použitelnosti, včetně praktických zkušeností, je zde:

http://www.cs.bilkent.edu.tr/~baray/cs224/VRLG95A.htm

[David Jež]

Je to určitě věcí zvyku a názoru jako všechno. A komerčně se používají jak VHDL tak Verilog. Verilog se v komerční sféře používá více v USA (IMHO stejně jenom ze setrvačnosti, si musím po té tvé reklamě trošku rýpnout , na východě se používá oboje, v Evropě zase spíše VHDL... takže tak jednoznačné to není. Jinak Verilog má možná open source simulátor, nicméně samotný je propietární a zatížen licencováním, zatímco VHDL je otevřený standard. Existují pro něj jak open source simulátory, tak také komplet simulátor -- syntezátor -- router. Verilog je sice jednodušší, o to je zas ale VHDL komplexnější. Na návrh procesorů, případně architektur se také nemusí použít ani jedno, ale můžeš vycházet třeba z IDL či ADL.

Jinak není to jedno kdo co používá? Není trolovatění se proč každý nepoužívá ten můj nejoblíbenější super tuper jazyk dětinské?
-djz

[zde]

To samozřejmě dětinské je, každý ať používá co chce.. ještě dětinštější ale je prohlásit "ukážeme si VHDL, protože u nás je nejpoužívanější" (věta z prvního dílu, o jejíž pravdivosti se dá pochybovat), a ostatní jednoduše ignorovat.

VHDL je otevřený standard s proprietárními rozšířeními (viz link). Verilog proprietární není, protože pak by jeho open source implementace automaticky byla ilegální, ne?

[David Jež]

Pamatuji se, že propietární byl a určitě byl jako propietární vytvářen. Jestli ho nějak otevřeli nevím, ale i to je možné.
-djz

[zde]

VHDL je otevřený standard. Existují pro něj jak open source simulátory, tak také komplet simulátor -- syntezátor -- router.

Nějaký link by nebyl? Díky.

[finn]

Nějaké povídání o programu Alliance je na serveru opencores.org. Pro simulaci stačí i komerční program (existuje verze zdarma) VHDL Simili. Pak ještě existuje FreeHDL, ale netuším v jakém stavu zrovna zamrzl vývoj.

[Honza]

Neznám autorovy důvody pro volbu VHDL, ale ideální by bylo uvádět v seriálu vždy implementaci jak ve VHDL, tak i ve Verilogu.

Živím se návrhem hardwaru už dost dlouho a jsem schopen používat oba jazyky. Často vytvářím smíšené návrhy s kombinací obou jazyků, případně ještě EDIF modulů. Osobně však preferuji VHDL. Uznávám, že Verilog je stručnější a jednodušší. Na druhou stranu, zápis ve VHDL mi přijde díky své "ukecanosti" přehlednější a hlavní důvod, proč mám radši VHDL je STRIKTNÍ TYPOVÁ KONTROLA. Někdo to může považovat za nevýhodu, mně to vyhovuje.

Co se týče používanosti, myslím, že to je tak zhruba 1:1. Při mé práci mi projde rukama plno IP od různých firem a nemužu říct, že by některý z HDL výrazně převažoval. A pokud si projdete IP na opencores.org trochu podrobněji, všimnete si, že nejsou všechny ve Verigu, jak by se mohlo podle vašeho příspěvku zdát.

Nevím co je Synopsys HDL. Osobní zkušenost mám se Synopsys Design Compiler (syntéza) a Synopsys VCS (verifikace) a můžu vás ujistit, že tyto produkty podporují kromě jiného i oba zmiňované HDL. Vůbec, co se týče podpory HDL, všechny slušné nástroje používané v komerční sféře podporují oba jazyky (Verilog i VHDL) a často ještě SystemVerilog a SystemC. Výjimkou jsou levné nástroje (např. VHDL Simili), open-source nástroje (např. Icarus Verilog) nebo levnější varianty komplexních nástrojů (např. ModelSim LE).

Vámi uvedené srovnání VHDL a Verilogu mi přijde trošku zaujaté. Ono se asi není moc co divit, protože jeho autorem je bývalý předseda OVI (Open Verilog Initiative) z doby, kdy ještě OVI a VHDL International byly dvě konkurenční instituce. Mimochodem, od roku 2000 jsou obě instituce sloučeny do jedné (Accelera), která se stará o vývoj a standardizaci obou jazyků.

Tím jsem se trochu zastal VHDL i autora seriálu, i když vlastní seriál se mi osobně nelíbil. Jeho přínos vidím v tom, že možná v někom podnítí zájem o vývoj hardware a sám si začne hledat další informace.

[Alex]

Pekne jste to vystihl. Chtel jsem napsat neco podobneho. Take jiz nejaky ten patek pracuji v teto oblasti a me zkusenosti jsou naprosto totozne.

Jeste by chtelo napsat, ze ten clanek je z roku 1995. Jiste vsichni vime co 10 let znamena v teto oblasti. A navic z tohoto clanku primo cisi autorova povrchni znalost VHDL.

[jmm]

Ja bych se zas zastal autora;)) Az tak moc si nemyslim ze by VHDL znal povrchne (I kdyz kdo zna VHDL nepovrchne??) Pouzivam jak syntetizovatelne VHDL, tak simulacni VHDL a mohu rict ze je to hodne obsahly a bohaty jazyk. Nicmene je faktem ze je hodne ukecany a hlavne mi trosku vadi ze stejna vec jde udelat tisicem zpusobu... mam spis namysli volnou syntaxi jako je napr. ukoncovani procesu, atd...

[zde]

.. bude to zhruba 1 : 1.

[Luděk Crha]

Vas dotaz jsem zrejme prehledl, omlouvam se.

S Verilogem jsem se setkal zatim pouze pasivne. To ze pisete ze je vice pouzivany me dost udivuje, alespon co se tyce CR. Pokusne jsem zadal fraze "vhdl" a "verilog" do google pro CR, a pomer mi vysel asi 20:1 pro VHDL. I kdyz o ucinnosti teto metody by se dalo polemizovat, prijde mi to jako dost jednoznacny vysledek. Za dotaz dekuji, rozhodne se na toto tema rozvinula zajimava diskuse.

Co se tyce dalsich komentaru: Tento serial byl urcen hlavne lidem, kteri maji urcite znalosti o strukture procesoru a HW navrhu, ale nevedi nic (nebo skoro nic) o HDL jazycich. Pokud bych pouzival pokrocilejsi konstrukce jazyka, nebo dokonce jazyky dva, vedlo by to pouze ke zmateni.

[ondracch]

Začínám s VHDL a potřeboval by jsem radu jak obsluhovat ModelSim XEIII 6.0a. Něco jsem našel na netu, ale je to jen textový popis který nekoresponduje s mojí verzí simulatoru. Mohl by někdo udělat nějaký Step by step návod a přidat tam i nějaké screenshoty.

Děkuji