Jak se píše procesor - 5 (Příklad)

4. 10. 2005 | Luděk Crha | Programování | 8501×

Během minulých dílů jsme si ukázali všechny stavební prvky, které jsou potřeba k vytvoření logického obvodu. Nyní z nich poskládáme jednoduchý procesor.

Pro naše ukázkové účely bude stačit úplně jednoduchá architektura procesoru, kterou vidíte na následujícím obrázku. Sběrnice jsou označeny plnou čarou, řídící signály jsou tečkované.

Vlastní procesor je ohraničen čárkovanou čarou. Jeho jediný výstup je adresa pro paměť, ze které čte instrukce. Tato adresa je uložena v registru PC (Program Counter). Nejdůležitějším registrem je Akumulátor (ACC), do kterého se zapisují výsledky operací ALU, a do kterého také můžeme zapsat přímou hodnotu pomocí instrukce. Z akumulátoru také můžeme zapisovat hodnoty do registrů v registrovém poli R. Jeden vstup ALU je vždy akumulátor, druhý je jeden z registrů.

Control nastavuje řídící signály pro ostatní prvky procesoru. Abychom mohli tento prvek navrhnout, musíme znát formát instrukce. Pro příklad zvolme velmi jednoduchý formát, kde instrukce bude mít 16 bitů, přičemž horních 8 bitů bude případný přímý operand a spodních 8 bitů budou zakódované řídící signály:

|        DIRECT OPERAND         | RSRVD |  reg  |  alu  |  op   |
|15 |14 |13 |12 |11 |10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |

Op určuje operaci. Zvolme 4 možné operace:

• 00 bude zápis do PC (změna adresy pro čtení z paměti, takže instrukce skoku).
• 01 pro provedení operace ALU.
• 10 pro zápis přímého operandu do akumulátoru.
• 11 pro zápis z akumulátoru do registru.

Alu označuje dva bity, které určují, jaká operace ALU se má provést. Dva bity reg vybírají registr, se kterým se má provést daná operace. Další dva bity jsou prozatím nevyužité. Následuje osmibitový přímý operand.

Kód

Podívejme se tedy konečně na VHDL kód, který popisuje tento procesor. Protože entity ALU a pole registrů jsme již navrhli v předchozích dílech, vložíme je do naší entity jako tzv. komponenty. Tento přístup nám umožňuje hierarchicky skládat obvod z dílčích entit. Komponentu nejdříve musíme nadeklarovat v deklarační části architektury a v těle architektury potom provést napojení této komponenty na naše signály.

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

ENTITY main IS
PORT (
   CLK   : in  std_logic;
   RESET : in  std_logic;
   INST  : in  std_logic_vector(15 downto 0);
   ADDR  : out std_logic_vector(7 downto 0)
);
END main;      

ARCHITECTURE behavioral OF main IS

component ALU IS PORT (
   I1, I2: IN  std_logic_vector(7 downto 0); 
   A: in  std_logic_vector(1 downto 0); 
   O: out std_logic_vector(7 downto 0));
END component;      

component register_set IS PORT (
   CLK, RESET: in  std_logic; 
   I: in  std_logic_vector(7 downto 0); 
   O: out std_logic_vector(7 downto 0); 
   ADDR: in  std_logic_vector(1 downto 0); 
   WR: in std_logic);
END component;      

signal acc, alu_acc, reg_alu: std_logic_vector(7 downto 0);
signal pc: std_logic_vector(7 downto 0);
signal op_pc, op_alu, op_reg, op_acc: std_logic;

BEGIN
   p_pc: process (RESET, CLK)
   begin
      if (RESET = '1') then 
         pc <= (others => '0');
      elsif (CLK'event and CLK = '1') then 
         if op_pc = '1' then
            pc <= INST(15 downto 8);
         else
            pc <= pc + '1';
         end if;
      end if;
   end process;

   p_acc: process (RESET, CLK)
   begin
      if (RESET = '1') then 
         acc <= (others => '0');
      elsif (CLK'event and CLK = '1') then 
         if op_acc = '1' then
            acc <= INST(15 downto 8);
         elsif op_alu = '1' then
            acc <= alu_acc;
         end if;
      end if;
   end process;


   op_pc  <= '1' when INST(1 downto 0) = "00" else '0';
   op_alu <= '1' when INST(1 downto 0) = "01" else '0';
   op_acc <= '1' when INST(1 downto 0) = "10" else '0';
   op_reg <= '1' when INST(1 downto 0) = "11" else '0';

   reg1: register_set port map (CLK => clk, RESET => reset, I => acc, O => reg_alu, 
            ADDR => INST(5 downto 4), WR => op_reg);

   alu1: alu port map (I1 => acc, I2 => reg_alu, A => INST(3 downto 2), O => alu_acc);

   ADDR <= pc;

END behavioral;

Vstupy naší entity jsou hodinový vstup, reset a data z paměti (instrukce). Jediným výstupem je adresa paměti.

Po deklaraci komponent a signálů následuje vlastní kód, který tvoří obvod. V něm jsou dva procesy reagující na hodinový signál, které tvoří dva registry našeho obvodu - PC a ACC. Co a zda do těchto registrů zapisovat, se řídí signály op_..., které jsou tvořeny pomocí instrukce when z dvou bitů instrukce určujících operaci procesoru. Následuje již pouze propojení komponent s registry a s ALU. K jejich řízení využíváme jednotlivé bity instrukce (např. operace ALU je dána bity 2 a 3). Spojení mezi těmito komponentami navzájem a spojení s dalšími prvky procesoru zajištují interní signály (např. z ALU do akumulátoru je to signál alu_acc).

Jako příklad funkce jsem zvolil jednoduchý program, který uloží do akumulátoru hodnotu 1, tuto hodnotu zapíše do registru R1 (přímý zápis do tohoto registru není možný), uloží do akumulátoru hodnotu 3, inkrementuje tuto hodnotu a poté provede skok opět na tuto instrukci inkrementace. Simulace běhu tohoto programu je zde:

Vícebitové hodnoty jsou zobrazeny v hexadecimálním formátu. Pokud chcete vidět přesnou funkci tohoto programu, je třeba převést hodnoty instrukce do binárního formátu a porovnat s formátem instrukce.

V signálu Addr je zřejmé, že Program Counter na adrese 04 narazil na instrukci skoku na adresu 03, čímž se vytvořila nekonečná smyčka. V registru Acc (akumulátor) můžeme vidět inkrementující se hodnotu. První operace je zápis do akumulátoru (aktivní signál op_acc), poté zápis akumulátoru do registru (signál op_reg) a znovu zápis do akumulátoru. Potom již jen inkrementujeme akumulátor v nekonečné smyčce.

Procesor, který byl zvolen pro ilustraci, má řadu nedostatků, např. neumožňuje podmíněné skoky, formát instrukce plýtvá pamětí atd. Řešení těchto nedostatků však může posloužit jako cvičení zvídavému čtenáři.

Závěr

Tímto náš úvod do VHDL končí. Cílem bylo ukázat, že hardware je možné popsat pomocí jazyka. Pokud ve vás alespoň trošku vzbudil zájem o problematiku návrhu obvodů, potom splnil svůj účel. Všem děkuji za pozornost!

       

Komentáře

[Yin]

Pekný serál... síce som ho nečítal, ale to len s pragmatických dôvodov. V každom prípade ma táto problematika začala okrajovo zaujímať. Článkov s podobnou tématikou by som na Abcéčku uvítal viac... len tak ďalej!

[zde]

Seriál nesleduji od začátku, takže jsem možná odpověď na můj dotaz přehlédl, přesto se zeptám: Proč používáte VHDL místo Verilogu?

Verilog je jednoznačně jednodušší, stručnější, existuje na něj open source simulátor (icarus verilog), a především velké množství už hotových komponentů (opencores.org). Dva roky jsem dělal HW design, a používali jsme Synopsis HDL, takže myslím že Verilog je více používaný i v komerční sféře. Zřejmě budete mít pro VHDL nějaké důvody, rád bych je slyšel.

Zajímavé srovnání v použitelnosti, včetně praktických zkušeností, je zde:

http://www.cs.bilkent.edu.tr/~baray/cs224/VRLG95A.htm

[David Jež]

Je to určitě věcí zvyku a názoru jako všechno. A komerčně se používají jak VHDL tak Verilog. Verilog se v komerční sféře používá více v USA (IMHO stejně jenom ze setrvačnosti, si musím po té tvé reklamě trošku rýpnout , na východě se používá oboje, v Evropě zase spíše VHDL... takže tak jednoznačné to není. Jinak Verilog má možná open source simulátor, nicméně samotný je propietární a zatížen licencováním, zatímco VHDL je otevřený standard. Existují pro něj jak open source simulátory, tak také komplet simulátor -- syntezátor -- router. Verilog je sice jednodušší, o to je zas ale VHDL komplexnější. Na návrh procesorů, případně architektur se také nemusí použít ani jedno, ale můžeš vycházet třeba z IDL či ADL.

Jinak není to jedno kdo co používá? Není trolovatění se proč každý nepoužívá ten můj nejoblíbenější super tuper jazyk dětinské?
-djz

[zde]

To samozřejmě dětinské je, každý ať používá co chce.. ještě dětinštější ale je prohlásit "ukážeme si VHDL, protože u nás je nejpoužívanější" (věta z prvního dílu, o jejíž pravdivosti se dá pochybovat), a ostatní jednoduše ignorovat.

VHDL je otevřený standard s proprietárními rozšířeními (viz link). Verilog proprietární není, protože pak by jeho open source implementace automaticky byla ilegální, ne?

[David Jež]

Pamatuji se, že propietární byl a určitě byl jako propietární vytvářen. Jestli ho nějak otevřeli nevím, ale i to je možné.
-djz

[zde]

VHDL je otevřený standard. Existují pro něj jak open source simulátory, tak také komplet simulátor -- syntezátor -- router.

Nějaký link by nebyl? Díky.

[finn]

Nějaké povídání o programu Alliance je na serveru opencores.org. Pro simulaci stačí i komerční program (existuje verze zdarma) VHDL Simili. Pak ještě existuje FreeHDL, ale netuším v jakém stavu zrovna zamrzl vývoj.

[Honza]

Neznám autorovy důvody pro volbu VHDL, ale ideální by bylo uvádět v seriálu vždy implementaci jak ve VHDL, tak i ve Verilogu.

Živím se návrhem hardwaru už dost dlouho a jsem schopen používat oba jazyky. Často vytvářím smíšené návrhy s kombinací obou jazyků, případně ještě EDIF modulů. Osobně však preferuji VHDL. Uznávám, že Verilog je stručnější a jednodušší. Na druhou stranu, zápis ve VHDL mi přijde díky své "ukecanosti" přehlednější a hlavní důvod, proč mám radši VHDL je STRIKTNÍ TYPOVÁ KONTROLA. Někdo to může považovat za nevýhodu, mně to vyhovuje.

Co se týče používanosti, myslím, že to je tak zhruba 1:1. Při mé práci mi projde rukama plno IP od různých firem a nemužu říct, že by některý z HDL výrazně převažoval. A pokud si projdete IP na opencores.org trochu podrobněji, všimnete si, že nejsou všechny ve Verigu, jak by se mohlo podle vašeho příspěvku zdát.

Nevím co je Synopsys HDL. Osobní zkušenost mám se Synopsys Design Compiler (syntéza) a Synopsys VCS (verifikace) a můžu vás ujistit, že tyto produkty podporují kromě jiného i oba zmiňované HDL. Vůbec, co se týče podpory HDL, všechny slušné nástroje používané v komerční sféře podporují oba jazyky (Verilog i VHDL) a často ještě SystemVerilog a SystemC. Výjimkou jsou levné nástroje (např. VHDL Simili), open-source nástroje (např. Icarus Verilog) nebo levnější varianty komplexních nástrojů (např. ModelSim LE).

Vámi uvedené srovnání VHDL a Verilogu mi přijde trošku zaujaté. Ono se asi není moc co divit, protože jeho autorem je bývalý předseda OVI (Open Verilog Initiative) z doby, kdy ještě OVI a VHDL International byly dvě konkurenční instituce. Mimochodem, od roku 2000 jsou obě instituce sloučeny do jedné (Accelera), která se stará o vývoj a standardizaci obou jazyků.

Tím jsem se trochu zastal VHDL i autora seriálu, i když vlastní seriál se mi osobně nelíbil. Jeho přínos vidím v tom, že možná v někom podnítí zájem o vývoj hardware a sám si začne hledat další informace.

[Alex]

Pekne jste to vystihl. Chtel jsem napsat neco podobneho. Take jiz nejaky ten patek pracuji v teto oblasti a me zkusenosti jsou naprosto totozne.

Jeste by chtelo napsat, ze ten clanek je z roku 1995. Jiste vsichni vime co 10 let znamena v teto oblasti. A navic z tohoto clanku primo cisi autorova povrchni znalost VHDL.

[jmm]

Ja bych se zas zastal autora;)) Az tak moc si nemyslim ze by VHDL znal povrchne (I kdyz kdo zna VHDL nepovrchne??) Pouzivam jak syntetizovatelne VHDL, tak simulacni VHDL a mohu rict ze je to hodne obsahly a bohaty jazyk. Nicmene je faktem ze je hodne ukecany a hlavne mi trosku vadi ze stejna vec jde udelat tisicem zpusobu... mam spis namysli volnou syntaxi jako je napr. ukoncovani procesu, atd...

[zde]

.. bude to zhruba 1 : 1.

[Luděk Crha]

Vas dotaz jsem zrejme prehledl, omlouvam se.

S Verilogem jsem se setkal zatim pouze pasivne. To ze pisete ze je vice pouzivany me dost udivuje, alespon co se tyce CR. Pokusne jsem zadal fraze "vhdl" a "verilog" do google pro CR, a pomer mi vysel asi 20:1 pro VHDL. I kdyz o ucinnosti teto metody by se dalo polemizovat, prijde mi to jako dost jednoznacny vysledek. Za dotaz dekuji, rozhodne se na toto tema rozvinula zajimava diskuse.

Co se tyce dalsich komentaru: Tento serial byl urcen hlavne lidem, kteri maji urcite znalosti o strukture procesoru a HW navrhu, ale nevedi nic (nebo skoro nic) o HDL jazycich. Pokud bych pouzival pokrocilejsi konstrukce jazyka, nebo dokonce jazyky dva, vedlo by to pouze ke zmateni.

[ondracch]

Začínám s VHDL a potřeboval by jsem radu jak obsluhovat ModelSim XEIII 6.0a. Něco jsem našel na netu, ale je to jen textový popis který nekoresponduje s mojí verzí simulatoru. Mohl by někdo udělat nějaký Step by step návod a přidat tam i nějaké screenshoty.

Děkuji